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         頂點(diǎn)光電子商城2024年6月21日消息：近日，在2024IEEEVLSI技術(shù)與電路研討會(huì)（2024VLSI）上，比利時(shí)微電子研究中心imec首次展示了具有堆疊底部和頂部源極/漏極觸點(diǎn)的CMOS CFET器件。

         功能性單片CMOS CFET器件，具有堆疊的底部和頂部源/漏極觸點(diǎn)。雖然兩個(gè)觸點(diǎn)最初是通過(guò)正面光刻技術(shù)獲得的，但imec還展示了將底部觸點(diǎn)轉(zhuǎn)移至晶圓背面的可能性，這一改進(jìn)顯著提高了頂部器件的存活率，從11%提升至79%。CFET器件的柵極長(zhǎng)度為18nm，柵極間距為60nm，n型和p型之間的垂直間距為50nm。

           imec的邏輯技術(shù)路線圖設(shè)想在A7（0.7nm）制程節(jié)點(diǎn)設(shè)備架構(gòu)中引入互補(bǔ)場(chǎng)效應(yīng)晶體管（CFET）。當(dāng)與先進(jìn)的布線技術(shù)相結(jié)合時(shí)，CFET有望將標(biāo)準(zhǔn)單元軌道高度從5T降低到4T甚至更低，而不會(huì)降低性能。在集成nMOS和pMOS垂直堆疊結(jié)構(gòu)的不同方法中，單片集成被認(rèn)為是破壞性最小的。

            在工藝流程方面，包括兩個(gè)CFET特定模塊：中間電介質(zhì)隔離（MDI）以及堆疊的底部和頂部觸點(diǎn)。MDI是imec首創(chuàng)的一種模塊，用于隔離頂柵和底柵，并區(qū)分n型和p型器件之間的閾值電壓設(shè)置。堆疊源極/漏極底部和頂部觸點(diǎn)的形成，通過(guò)介電隔離垂直分隔，關(guān)鍵步驟包括底部觸點(diǎn)金屬填充和蝕刻，以及隨后的介電填充和蝕刻。

           總之，比利時(shí)imec首次展示了具有創(chuàng)新性和高度功能性的單片CFET器件，這一成果有望在0.7nm A7節(jié)點(diǎn)工藝中引入，為半導(dǎo)體行業(yè)帶來(lái)重要的技術(shù)突破。